Design block in VHDL

$250-750 USD

Avslutat

Publicerad

nästan sju år sedan

$250-750 USD

Betalning vid leverans

Mirror unit receives data stream via Avalon ST interface which is buffered and processed if necessary. Each steam starts with Control packet which contains description about the image like interlacing, width and height or definition of the data received (Altera's VIP has it's own protocol, it is assumed that you familiar with it). Please read attached document for more detailed description. Only experienced designers with proven record and positive feadback.

Verilog / VHDL

Project ID: 14736654

Om projektet

2 anbud

Distansprojekt

Senaste aktivitet sju år sedan

Ute efter att tjäna lite pengar?

E-postadress

Fördelar med att lägga anbud hos Freelancer

Ange budget och tidsram

Få betalt för ditt arbete

Beskriv ditt förslag

Det är gratis att registrera sig och att lägga anbud på uppdrag

2 frilansar lägger i genomsnitt anbud på $528 USD för detta uppdrag

@ducdctoandh

I am very suitable for this job because: - Worked with Altera - Understand the your specfication - Familar with VHDL/FPGA IMPORTANT: 100% JOB COMPLETED! Relevant Skills and Experience FPGA/VHDL/Verilog Testing skill (testbench) Proposed Milestones $333 USD - the whole work

$333 USD Om 5 dagar