Recursive karatsuba multiplier (16bit)

Slutfört Publicerat 6 år sedan Betalades vid leverans

₹1500-12500 INR

Betalades vid leverans

Slutfört Betalades vid leverans

I need a verilog code for recursive karatsuba multiplier for 16bit signed integers.

Digital design Verilog/VHDL

Projekt-id: #16210126

About the project

6 offerter Distansprojekt Aktivt 6 år sedan

Skulle du vilja tjäna pengar?

Fördelar med att lägga anbud på Freelancer

Ställ in budget och tidsram
Få betalt för ditt arbete
Skissa på ditt förslag
Det är gratis att registrera sig och lägga bud på jobb

Tilldelades:

mastor31s Profilbild
mastor31

Hi, I am good in VHDL and Verilog. I implemented ip core of floating multiplication, FIR filter in HDL. I am extensive experience in ISE, Vivado of Xilinx and Quartus of Altera. Please elaborate your requirement to p Mer

₹4000 INR inom 3 dagar
(9 omdömen)
4.1

6 frilansare har lagt bud på i genomsnitt ₹12472 för det här jobbet

ahmedmohamed85s Profilbild
ahmedmohamed85

A proposal has not yet been provided

₹13888 INR inom 1 dag
(309 omdömen)
7.6
SANGITARs Profilbild
SANGITAR

I have proficiency with VHDL and Verilog. I am good with Xilinx and Altera FPGA. Are you referring any IEEE paper

₹16666 INR inom 30 dagar
(3 omdömen)
4.1
olegkaravaev84s Profilbild
olegkaravaev84

I have more than 10 years of an experience in the FPGA/ASIC design and also I have an experience in the implementation of a mathematical algorithms.

₹12500 INR inom 2 dagar
(3 omdömen)
3.6
yemelitcs Profilbild
yemelitc

Hello, This is a rather tricky project, so I raised the reward. Any particular reason for that algorithm on just a 16bit signed integer? But anyway as a Verilog HDL programmer and one who knows the algorithm, I can Mer

₹20000 INR inom 2 dagar
(1 omdöme)
1.9
Lägg upp ett liknande projekt